濾波電容在嵌入式系統(tǒng)中的應(yīng)用[3]

  低DCL<60A；

  小尺寸、低厚度3D片式封裝；

  無引線框；

  標(biāo)準(zhǔn)引腳，與常規(guī)模壓鉭電容尺寸兼容。

  體去耦電容應(yīng)用

  當(dāng)今大量的嵌入式控制器是采用一種單板計(jì)算機(jī)（SBC）建立的。主導(dǎo)性的工業(yè)標(biāo)準(zhǔn)是PC/104，它規(guī)定了3.8“x3.6”的形狀系數(shù)。新的更小的專有規(guī)格也在涌現(xiàn)，特別是基于16位和32位處理器的SBC。此外，PC/104SBC還必須做到多個PC/104板的stack-through（堆疊嵌入）連接，以充分利用4.0mm（0.16“）的最大安裝元件高度。

  有相當(dāng)數(shù)量的設(shè)計(jì)師還傾向于用一個微控制器或微處理器加選定外圍元件，做自己的定制嵌入式控制器方案。這些方案或許可以在PCB上直接實(shí)現(xiàn)，同普通SBC一樣也受到壓縮空間的限制。

  所以，材料和封裝結(jié)構(gòu)必須做到使一個電容適合裝入CPU和芯片組之間的十分小的空間，而不超出嚴(yán)格的高度限制。

  功率要求通常由微處理器或微控器制造商根據(jù)電壓調(diào)節(jié)模塊（VRM）而制定。大多數(shù)系統(tǒng)根據(jù)一個能提供多個電壓值的同步降壓轉(zhuǎn)換器建立。通常，它們將提供1.5～1.8V、3.3V及5.0V的電壓，分別給處理器核心、處理器與芯片組I/O，以及通用板上各個基礎(chǔ)電單元。處理器核心電壓或VCORE，通常是選擇低ESR體電容時的一個主要難點(diǎn)。對合適電容技術(shù)的評估。

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